SK hynix表示，其3D DRAM的生產成本降低了一半，這要歸功於EUV製造工具。
與製造邏輯芯片所使用的工藝技術一樣，隨著晶體管的尺寸變得更小，DRAM集成電路（IC）也需要使用EUV光刻技術。如今，三星和SK hynix在某些層次上使用了EUV技術，這是一項昂貴的技術。根據《The Elec》報導，SK hynix的一位研究人員在一次行業會議上表示，要大幅降低EUV成本，DRAM製造商將不得不採用三維晶體管和新的DRAM結構。
DRAM製造商不斷努力縮小記憶體單元的尺寸，並使其IC盡可能小，以提升競爭力。為了實現這一目標，他們通常採用新工藝技術，有時會每十年左右採用新的DRAM單元結構。比如，現今的DRAM使用6F^2（6F2）單元設計，這種設計已經使用FinFET三維晶體管超過十年了。DRAM一直以來主要使用普通晶體管，因為每個新工藝節點都引入了縮小DRAM單元的新方法，這是所有記憶體製造商所需要的。
然而，根據SK hynix研究員Seo Jae Wook在行業活動中的發言，使用EUV技術保留6F^2單元和普通晶體管的效果並不像曾經預期的那樣好。他表示，通過使用垂直通道晶體管（VCT）或3D DRAM，”可以設計出減少EUV工藝成本一半的製程。”
同時，《The Elec》報導稱，SK hynix正準備將VCT與4F^2（4F2）單元設計結合，以製造超高密度的DRAM（這是一個冒險但雄心勃勃的舉措）。然而，該記憶體製造商尚未公開確認這些計劃。因此，當SK hynix在幾年後開始更廣泛地使用EUV技術時，它將同時擁有VCT（例如FinFET甚至全包圍閘極晶體管）和4F^2單元結構的經驗。後者承諾與相同節點的6F^2相比，DRAM密度將減少30%。
半導體設備製造商東京電子預計，使用垂直通道晶體管（VCT）和4F^2單元設計的DRAM將在2027年至2028年左右出現。該公司還預計，為了生產這些基於VCT的DRAM，記憶體製造商將需要採用新材料來製造電容器和位線。
據報導，SK hynix和三星計劃在其亞10納米工藝技術中應用4F^2單元設計，但具體細節尚不明朗。三星的第一代亞10納米DRAM製造工藝還有兩代的距離。目前，三星最先進的DRAM生產節點是其第五代10納米級（12納米）技術，該技術於2023年中期開始使用。
根據今年早些時候洩露的幻燈片，三星計劃在引入第一代亞10納米節點之前，先開發兩個更多的10納米級製造工藝，這一節點預計將在本世紀下半葉推出。
除了使用EUV技術、4F^2單元設計和VCT晶體管外，三星還計劃在2030年代初期實施堆疊式DRAM製程技術，這將在未來十年進一步提升其記憶體設備的密度。